Странности в 5.1

Страницы: 1 2 3 4 5 ... 7 След.
RSS
Странности в 5.1
 

"Странности" какието наблюдаются в 5.1.128.9716. Не оптимальная длинна проводника. Как не спрямляй его - Фристайл всеравно кривит его topor%20ugly1.jpg Петля. Както раз наблюдал более крупную петлю. topor%20ugly2.jpg Проводники которые можно сужать не сужаются и впихиваюстся против DRC topor%20ugly3.jpg Проводники от падов выходят криво, и потом на них еще DRC ругается topor%20ugly4.jpg Чудо площадка (поидеb это квадратный пад с отверстием конденсатора повернутого на 45; радом еще элемент без отверстий похоже) topor%20ugly5.jpg Помимо того из редактирования тополигии во FreeStyle не перейти если есть ошибки (хотя разводка какбы вышла с 0 при строгом контроле) Очистка истории выдает отладочное сообщение.

 

Кривые пады и без дырок образуются при ипорте спектры При импорте pcad ascii нет таких проблем Проект один и тотже, экспортирован из DipTrace

 

Выделенная и неразведенные цепи одного класса :S По классу у них ширина 0.8-0.2 У дефолтного класса - 0.4-0.2 Ширина выделенного проводника - 0.4 :S topor%20ugly6.jpg

 

Следует избегать задания разных значений минимальной и номинальной ширины проводника без особой необходимости. И если для силовых цепей такое задание оправдано, то для класса default - точно нет. Когда Вы задаете диапазон, а потом в ручном редакторе еще подставляете произвольные значение из этого диапазона, появляются ветвления степени 2 (соединения проводников с разными правилами). В режиме FreeStyle форма проводника вычисляется. Если его разбить на несколько частей, то форма будет вычисляться отдельно для каждой части, и точки ветвления будут препятствовать плавному переходу от одной части к другой.

Чудо площадка (поидеb это квадратный пад с отверстием конденсатора повернутого на 45; радом еще элемент без отверстий похоже) topor%20ugly5.jpg Помимо того из редактирования тополигии во FreeStyle не перейти если есть ошибки (хотя разводка какбы вышла с 0 при строгом контроле) Очистка истории выдает отладочное сообщение.
Пришлите, пожалуйста, проект.
 
Выделенная и неразведенные цепи одного класса :S По классу у них ширина 0.8-0.2 У дефолтного класса - 0.4-0.2 Ширина выделенного проводника - 0.4 :S topor%20ugly6.jpg
Если ширина контакта меньше ширины проводника, проводник автоматически заужается до подходящей (из списка правил) ширины. Если проводник короткий то соответствующее правило распространяется на весь проводник.
 
Выделенная и неразведенные цепи одного класса :S По классу у них ширина 0.8-0.2 У дефолтного класса - 0.4-0.2 Ширина выделенного проводника - 0.4 :S
Если ширина контакта меньше ширины проводника, проводник автоматически заужается до подходящей (из списка правил) ширины. Если проводник короткий то соответствующее правило распространяется на весь проводник.
0. Тоесть проводники могут быть автоматически зауженны не до минимума? Какие правила применяются при зауживание проводников? Какие шаги? 1. Проблема что автоматически не до разведена цепь тогоже класса как выделенная цепь. По картинке видно что верхом там можно даже 0.8 провести. Если изза пада можно только 0.4 то пожалуйста. Но его не развело
 

Пришлите, пожалуйста, проект.

 

Проблем несколько. 1. Dip Trace в компонентах, повернутых на угол, не кратный 90 град., заменяет прямоугольную контактную площадку полигональной. 2. TopoR ведет трассы к вершинам многоугольника (полигона). 3. На плате мало места для трассировки с заданными параметрами: default - 0.4 мм и power - 0.8 мм (трассировщик использует минимальные значения в случае невозможности провести номинальным). 4. Плата разводится на двух слоях с параметрами default - 0.2 мм и power - 0.3 -0.5 мм, зазор 0.2 мм, однако для выравнивания шин адреса и данных места нет. На картинке пример разводки с параметрами default - 0.2 мм и power - 0.3 -0.5 мм (все полигональные площадки преобразованы в прямоугольные). a33bddd882dct.jpg P.S. pcb-файл с разводкой отправлен в личку.

 

Правильно ли я понимаю что зауживание получается безполезная фича если оно не зауживает когда не влезает по DRC? Как пример - в той картинке где 4е дорожки между падом и вия впихнуты номинальной шириной но минимальной онибы легко пролезли. И всетаки - GND был разведен (шириной не своего класса) но USBPOWER нет (картинка с выделенным проводником и не разведенной дорогой). Что есть баг - то что развело или то что не развело? Как работает strict check если разводка выходит с 0 ошибок но реально там несколько сотен, включая слипшиеся дороги? Отсутсвие отверстий в площадках (45град поворот, и 0градусов) при импорте из спектры - и присутствие отверстий при импорте из pcad ascii - это баг экспорта DipTrace или баг импорта TopoR?

 

Вариант на 6 слоях: 4 трассировочных, и два плэйна: слой GND и слой с 5V и 3V3. Задержки выровнены, кроме USB+ и USB- (в цепях разное число контактов, 3 и 2, соответственно). 24be87079ac0t.jpg

Страницы: 1 2 3 4 5 ... 7 След.

Будьте в курсе новостей и спецпредложений

Авторизация
Чтобы продолжить покупку, пожалуйста, авторизируйтесь на сайте.
Забыли пароль?